The posting
1. 负责SoC芯片高速接口子系统架构设计与方案规划,输出子系统设计方案与技术文档 2. 主导高速接口IP集成、顶层RTL整合、跨模块互联与时序约束,完成时钟、复位、电源域整体方案落地 3. 负责子系统功能调试、时序收敛与性能优化,解决高速传输误码、跨时钟域、总线交互等关键问题 4. 配合验证、后端团队完成仿真、原型验证及回片调试,保障接口功能与性能满足量产要求 5. 跟进高速接口技术演进,完成IP选型适配、技术预研,沉淀设计规范与集成流程
1. 微电子、电子工程等相关专业,本科及以上学历,5年以上芯片前端设计经验,有完整流片量产经验优先 2. 精通Verilog/SystemVerilog,熟悉SoC顶层集成流程,熟悉 AXI/AHB/APB 等片上总线 3. 熟悉时钟复位架构、跨时钟域处理、时序分析与时序收敛,熟练使用VCS、Verdi、DC、PT、VC-spyglass等EDA工具 4. 具备独立定位解决时序、协议交互、高速传输等复杂问题的能力 5. 有112G Serdes或UCIe流片经验者优先 5. 有以下一种或多种高速接口开发或者集成工作经验者优先:USB3.x/PCIe/CXL/Ethernet



